DOU 11/08/2025 - Diário Oficial da União - Brasil

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para verificação documental complementar (indígenas e quilombolas); ou para avaliação presencial e caracterização da deficiência (PcD). .29/12/2025 .- . .32 .Período para realização da 2ª fase do Concurso e entrega do Memorial de Títulos, conforme cronograma divulgado em 29/12/2025. .05/01/2026 .15/01/2026 . .33 .Período de confirmação complementar à autodeclaração dos candidatos pretos e pardos, procedimento de verificação documental complementar à autodeclaração dos candidatos indígenas e quilombolas, e avaliação presencial e caracterização da deficiência dos candidatos com deficiência. .05/01/2026 .08/01/2026 . .34 .Divulgação do resultado preliminar da confirmação complementar à autodeclaração dos candidatos pretos e pardos, do procedimento de verificação documental complementar à autodeclaração dos candidatos indígenas e quilombolas, e da avaliação presencial e caracterização da deficiência para candidatos com deficiência. .09/01/2026 .- . .35 .Interposição de recursos contra o resultado preliminar da confirmação complementar à autodeclaração dos candidatos pretos e pardos; do procedimento de verificação documental complementar à autodeclaração dos candidatos indígenas e quilombolas; e da avaliação presencial e caracterização da deficiência de candidatos com deficiência. .12/01/2026 .13/01/2026 . .36 .Reavaliação presencial, se necessária, de candidatos inscritos como PcD; pretos, pardos, indígenas e quilombolas. .13/01/2026 .15/01/2026 . .37 .Resultado definitivo da confirmação complementar à autodeclaração dos candidatos pretos e pardos, do procedimento de verificação documental complementar à autodeclaração dos candidatos indígenas e quilombolas, e da avaliação presencial e caracterização da deficiência de candidatos com deficiência. .16/01/2026 .- . .38 .Resultado preliminar da 2ª Fase, da 3ª Fase e Resultado final preliminar. .16/01/2026 .- . .39 .Interposição de recursos contra o resultado preliminar da 2ª Fase, da 3ª Fase e o resultado final preliminar. .16/01/2026 .18/01/2026 . .40 .Resultado final da 2ª Fase, da 3ª Fase e resultado final definitivo. .26/01/2026 .- EDITAL Nº 9, DE 7 DE AGOSTO DE 2025 CONCURSO PÚBLICO - ESPECÍFICO PARA PROVIMENTO DE CARGO EFETIVO DA CARREIRA DE MAGISTÉRIO DO ENSINO BÁSICO, TÉCNICO E TECNOLÓGICO (EBTT) DO CEFET-MG - ANO 2025 O Diretor-Geral em exercício do Centro Federal de Educação Tecnológica de Minas Gerais (CEFET-MG), Professor Conrado de Souza Rodrigues, no uso de suas atribuições legais e estatutárias, nos termos do Edital Geral de Concurso Público nº 01/2025, de 07 de agosto de 2025, e da Resolução CD nº 28, de 22 de setembro de 2022, torna público que serão recebidas inscrições ao Concurso Público de Provas e Títulos para provimento efetivo de vagas da CARREIRA DE MAGISTÉRIO DO ENSINO BÁSICO, TÉCNICO E TECNOLÓGICO, no nível 1 da Classe A, de acordo com as seguintes discriminações: 1. O presente Edital Específico é regido pelo Edital Geral de Concurso Público nº 01/2025, de 07 de agosto de 2025, e pela Resolução CD nº 28, de 22 de setembro de 2022, que aprova as normas gerais de concurso público de provas e títulos para o provimento de cargos do magistério federal do Centro Federal de Educação Tecnológica de Minas Gerais. 2. Área do Concurso: QUADRO I - Especificação da vaga . . CAMPUS .DEPARTAMENTO .Á R EA * .QUALIFICAÇÃO MÍNIMA .REGIME DE TRABALHO . Leopoldina Departamento de Computação ( D ECO M L P ) 1.03.00.00-7 Ciência da Computação; 1.03.04.00-2 Sistemas de Computação; Bacharelado ou Licenciatura em: Engenharia da Computação, Ciência da Computação, 40 (quarenta) horas semanais, com Dedicação Exclusiva (DE). . 1.03.04.01-0 Hardware; 1.03.04.02-9 Arquitetura de Sistemas de Computação Informática, Engenharia de Controle e Automação, Engenharia Mecatrônica, Engenharia Elétrica, . . . . .Engenharia de Software, Engenharia Computacional, Sistemas de Informação ou Redes de Computadores. . * Fonte: Tabela oficial de Áreas do Conhecimento disponibilizada no portal do CNPq. 3. Quantidade de vagas: QUADRO II - Vagas Ofertadas . CARGO MUNICÍPIO DE LOTAÇÃO V AG A S * . . . . . .Carreira de Magistério do Ensino Básico, Técnico e Tecnológico (EBTT) .Leopoldina .1 + CEX *O sorteio para definir se a vaga será imediatamente preenchida por ampla concorrência ou por candidatos cotistas, conforme os critérios estabelecidos pela Lei nº 8.112/1990, Lei nº 7.853/1989, Decreto nº 3.298/1999, Decreto nº 9.508/2018 e Lei Federal nº 15.142/2025, será realizado no dia 23/09/2025, conforme o item 4.3 do Edital Geral de Concurso público nº 1/2025 e o disposto no Anexo I deste edital específico. 4. Fases do Concurso: 1ª Fase: Prova escrita. 2ª Fase: Prova didática. 3ª Fase: Prova de títulos. 5. Conteúdo Programático: 5.1 - Objetos de avaliação na 1ª Fase do Concurso - Prova Escrita: 1: Fundamentos da Computação e Representação de Dados - Evolução histórica dos computadores: gerações, a Lei de Moore, o fim da escalabilidade de frequência (Power Wall) e a ascensão dos sistemas multicore. - Conceitos de Arquitetura (visão do programador, ISA) versus Organização (implementação, hardware). O modelo de Von Neumann. - Medidas de Desempenho: Tempo de CPU, Ciclos por Instrução (CPI), MIPS, Throughput. A Lei de Amdahl para análise de ganhos. O papel dos benchmarks (ex: SP EC ) . - Sistemas de numeração (binário, hexadecimal). Representação de inteiros (sinal e magnitude, complemento de um, complemento de dois) e aritmética computacional (overflow). Representação de ponto flutuante (padrão IEEE 754: precisão simples e dupla, normalização, valores especiais). 2: A Arquitetura do Conjunto de Instruções - A interface hardware/software: o papel do Conjunto de Instruções. Tipos de operandos e organização do banco de registradores. - Formatos de instrução (tamanho fixo vs. variável). Modos de endereçamento (imediato, direto, indireto, por registrador, indexado, etc.). - Classificação das instruções: operações aritméticas e lógicas, transferência de dados, desvios condicionais e incondicionais, chamadas de procedimento. - Arquiteturas RISC (Reduced Instruction Set Computer) vs. CISC (Complex Instruction Set Computer): filosofia de projeto, características, trade-offs e impacto no compilador. - Análise de ISAs relevantes: MIPS (como base pedagógica), ARM (dominante em sistemas embarcados e móveis), x86 (dominante em desktops e servidores) e a ascensão do RISC- V como padrão aberto. 3: Organização e Projeto do Processador: Fluxo de Dados e Controle - Componentes do caminho de dados (datapath): Unidade Lógica e Aritmética (ULA), banco de registradores, multiplexadores, memórias de instrução e de dados. - Implementação de um processador uniciclo: vantagens e desvantagens. - Unidade de Controle: projeto de controle por hardware (lógica combinacional, fiação física) e por microprogramação (memória de controle, microinstruções). - Implementação de um processador multiciclo. 4: Aceleração de Desempenho com Pipelining - Conceito de pipeline e seus estágios clássicos (IF, ID, EX, MEM, WB). Aumento do throughput. - Medidas de desempenho em pipelines: cálculo do speedup ideal e real. - Conflitos (Hazards) em pipeline: estruturais (disputa por recursos), de dados (dependências RAW, WAR, WAW) e de controle (desvios). - Técnicas de solução de conflitos: inserção de paradas (stalls/bolhas), adiantamento (forwarding/bypass), reordenação de instruções pelo compilador e predição de desvios (estática e dinâmica). 5: Hierarquia de Memória - O princípio da localidade de referência (temporal e espacial) como base para a hierarquia de memória. - Memória Cache: mapeamento (direto, totalmente associativo, associativo por conjunto), algoritmos de substituição (LRU, FIFO, aleatório), políticas de escrita (write-through, write-back, write-allocate, no-write-allocate). Análise de desempenho: tempo de acerto (hit time), taxa de falha (miss rate), penalidade por falha (miss penalty).10 - Memória Principal: tecnologias de DRAM (Dynamic RAM), SDRAM (Synchronous DRAM), DDRx. Organização em bancos, ranks e canais para permitir acesso paralelo. - Memória Virtual: mecanismos de paginação e segmentação. O papel da Translation Lookaside Buffer (TLB) na aceleração da tradução de endereços. Mecanismos de proteção de memória. 6: Sistemas de Entrada/Saída (E/S) e Armazenamento - Dispositivos de E/S e suas características (taxa de transferência, latência). Módulos e controladores de E/S.